- Systemarchitektur
- Vorstudien (Konzeptstudien)
- FPGA/ASIC IP & SoC Design (VHDL, Verilog, HLS)
- Umfangreiche Erfahrungen mit dem Xilinx und Altera FPGA Design-Flow
- Modellierung (Matlab, Simulink)
- High Level Synthese (CatapultC, Vivado, ImpulseC, C++/SystemC)
- ASIC/FPGA Synthese
- Code Rule Checking, Syntaxcheck (Linting)
- Low Power Design, Leistungsbedarfabschätzung
- Emulation und Prototyping
- Equivalence Checking
- Statische Timing Analyse
- Design for Test (DFT)
- Spezifikation und Dokumentation
