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- Design, Implementierung und Dokumentation komplexer Entwurfs- und Verifikationsumgebungen (UVM)
- Code-Dokumentation (z.B. mit Natural Docs)
- IP/Block- & System Level Testbench Entwicklung
- Verification Component (VC) Entwicklung für in-house Protokolle und Integration von Lieferanten VIPs (System-VC, GPIO-VC, …)
- Register- und Speichermodell basierte API für Abstraktion und Wiederverwendung
- Referenzmodell-Entwicklung und Integration (C/C++/SystemC)
- Advanced Scoreboarding
- Verifikationsplanung und -management vom Anforderungsentwurf bis Abschluss
- Abdeckungsgetriebene Constraint Random Verification (CRV)
- Wartung und Support
- Specman e zu System Verilog Migration